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    • 专利摘要:
    本發明揭示一種電連接器結構，其包括一上金屬連接器位於一接合墊下方。接合墊被一第一鈍化護層及一第二鈍化護層所包圍。一高分子層形成於該第二鈍化護層上方。第一鈍化護層內一開口的尺寸小於上金屬連接器的尺寸。上金屬連接器的尺寸小於第二鈍化護層內一開口的尺寸以及高分子層內一開口的尺寸。本發明揭示一種電連接器結構之製造方法及一種半導體裝置。
    公开号:TW201322555A
    申请号:TW101116307
    申请日:2012-05-08
    公开日:2013-06-01
    发明作者:Yao-Chun Chuang；Chang-Chia Huang；Tsung-Shu Lin；Chen-Cheng Kuo；Chen-Shien Chen
    申请人:Taiwan Semiconductor Mfg；
    IPC主号:H01L24-00
    专利说明:
    電連接器結構及其製造方法及半導體裝置
    本發明係有關於一種半導體技術，特別是有關於一種電連接器結構及其製造方法以及具有電連接器結構的半導體裝置。
    由於各個電子部件(即，電晶體、二極體、電阻、電容等等)的集積度(integration density)持續的改進，使半導體業持續不斷的快速成長發展。主要來說，集積度的改進來自於最小特徵尺寸(minimum feature size)不斷縮小而容許更多的部件整合至既有的晶片面積內。近來由於產生更小電子裝置的需求，因此有必要發展更小更具創造性的半導體晶片封裝技術。
    隨著半導體技術的演進，晶片尺寸(chip-scale/size)封裝的半導體裝置似乎成為有效的代替措施，以進一步縮減半導體晶片的實體尺寸(physical size)。在晶片尺寸封裝的半導體裝置中，封裝體形成於具有各種凸塊作為接觸點的晶片上方。採用晶片尺寸封裝的半導體裝置可實現高密度的目的。再者，晶片尺寸封裝的半導體裝置可實現較小的形狀因素、具成本效益、提升效能以及降低能耗。
    晶片尺寸封裝的半導體裝置可包括複數個焊球，形成於半導體晶片的複數個凸塊下方金屬(under bump metal,UBM)開口內。可採用另一種替代的銅凸塊來將半導體裝置電性連接至外部電路。鄰近於半導體裝置的連接器結構的區域內可能發生應力集中。舉例來說，一內層介電(inter-level dielectric)層位於電連接器結構的正下方。另外，內層介電層可由超低介電常數(extremely low-k dielectric,ELK)材料所構成。如此一來，由電連接器結構所產生的應力會使ELK層因應力作用下而發生破裂或剝離。
    晶片尺寸封裝技術具有一些優勢。晶片尺寸封裝的一優勢為晶片尺寸封裝技術可降低製造成本。晶片尺寸封裝的多重晶片半導體裝置的另一優勢為可透過在半導體裝置與PCB板之間夾設凸塊來降低寄生損失(parasitic loss)。
    在本發明一實施例中，一種電連接器結構，包括：一第一開口，具有一第一尺寸，且形成於一第一鈍化護層內；一第二開口，具有一第二尺寸，且形成於一第二鈍化護層內；一接合墊，具有一第三尺寸，其中接合墊埋設於第一鈍化護層與第二鈍化護層內；一保護層，形成於第二鈍化護層上，包括具有一第四尺寸的一第三開口；以及一上金屬連接器，具有一第五尺寸，且形成於接合墊下方，其中第三尺寸大於第二尺寸、第二尺寸大於第四尺寸、第四尺寸大於第五尺寸以及第五尺寸大於第一尺寸。
    在本發明另一實施例中，一種半導體裝置，包括：一基底，包括矽；一第一金屬層，形成於基底上方；一第一介電層，形成於第一金屬層上方；一第二金屬層，形成於第一介電層上方；一第一鈍化護層，形成於第二金屬層上方，其中一第一開口，具有一第一尺寸，且形成於第一鈍化護層內；一第二鈍化護層，形成於第一鈍化護層上方，其中一第二開口，具有一第二尺寸，且形成於第二鈍化護層內；一接合墊，具有一第三尺寸，其中接合墊埋設於第一鈍化護層與第二鈍化護層內；一保護層，形成於第二鈍化護層上，包括具有一第四尺寸的一第三開口；以及一上金屬連接器，具有一第五尺寸，且形成於接合墊下方，其中第三尺寸大於第二尺寸、第二尺寸大於第四尺寸、第四尺寸大於第五尺寸以及第五尺寸大於第一尺寸。
    在本發明又另一實施例中，一種電連接器結構之製造方法，包括：在一金屬層上方形成一第一鈍化護層；在第一鈍化護層內形成一第一開口，其具有一第一尺寸；在第一鈍化護層上方形成一第二鈍化護層；在第二鈍化護層內形成一第二開口，其具有一第二尺寸；形成一接合墊，其具有一第三尺寸，其中接合墊埋設於第一鈍化護層與第二鈍化護層內；在第二鈍化護層上方形成一保護層，其包括具有一第四尺寸的一第三開口；以及在接合墊下方形成一上金屬連接器，其具有一第五尺寸，其中第三尺寸大於第二尺寸、第二尺寸大於第四尺寸、第四尺寸大於第五尺寸以及第五尺寸大於第一尺寸。
    以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
    本文係以一特定背景之實施例(電連接器結構)進行說明。然而，本發明也可實施於不同的半導體裝置。
    請參照第1A圖，其繪示出根據本發明一實施例之電連接器結構之剖面示意圖。如第1A圖所示，電連接器結構形成於一半導體晶片100上。半導體晶片100包括一基底102。基底102可為一矽基底。另外，基底102也可為絕緣層上覆矽(silicon-on-insulator)基底。基底102可進一步包括各種不同的電路(未繪示)。形成於基底102上的電路可為適用於特定應用的任何電路形式。
    在一實施例中，電路可包括：n型金氧半(NMOS)及/或p型金氧半(PMOS)裝置(例如，電晶體)、電容、電阻、二極體、光電二極體以及熔絲等等。可內連接上述電路以執行單一或多重功能。上述功能包括記憶體結構、處理結構、感測器、放大器、電源分佈、或輸入/輸出電路等等。任何所屬技術領域中具有通常知識者可理解上述範例僅僅是用來進一步解釋本發明的應用，而並非用以限定本發明。
    一內層介電層104形成於基底102的上方。內層介電層104可由，low-K介電材料所構成，例如氧化矽。內層介電層104可以任何適當的習知方法來製做，例如旋塗、化學氣相沉積(chemical vapor deposition,CVD)以及電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD)。需注意的是任何所屬技術領域中具有通常知識者可理解內層介電層104可進一步包括複數個介電層。
    一下金屬化層106及一上金屬化層108形成於內層介電層104上方。如第1A圖所示，下金屬化層106包括一第一金屬線126。同樣地，上金屬化層108包括一第二金屬線128。第一及第二金屬線126及128由金屬材料構成，例如銅或銅合金等等。下金屬化層126及上金屬化層128可通過任何適當的技術(例如，沉積製程及鑲嵌製程等)來製做。一般而言，單一或多個金屬層間介電(inter-metal dielectric)層及其相關的金屬化層係用於內連接基底102內的電路，以形成功能電路，並進一步提供外佈電性連接。
    需注意的是雖然第1A圖中繪示出下金屬化層126及上金屬化層128，任何所屬技術領域中具有通常知識者可理解單一或多個金屬層間介電層(未繪示)及其相關的金屬化層係形成於下金屬化層126與上金屬化層128之間。特別的是下金屬化層126與上金屬化層128之間的膜層可由介電層(例如，ELK介電材料)與導電材料(例如，銅)交替而成。
    一介電材料110形成於上金屬化層128的上方。如第1A圖所示，一上金屬連接器124埋設於介電層110內。特別的是上金屬連接器124提供上金屬化層128與半導體裝置的電連接器結構之間的一導電通道。上金屬連接器124可由金屬材料，例如，銅、銅合金、鋁、銀及其任何組合所構成。上金屬連接器124可由適當的技術來製做，例如CVD。另外，上金屬連接器124也可由濺鍍及電鍍等製程來製做。
    一第一鈍化護層112形成於介電層110的上方。在一實施例中，第一鈍化護層112由無機材料所構成，例如未摻雜的矽玻璃、氮化矽及氧化矽等等。另外，第一鈍化護層112也可由low-k介電材料所構成，例如碳摻雜氧化物等。再者，超低介電常數(ELK)介電材料，例如可材用多孔碳摻雜氧化矽來形成第一鈍化護層112。第一鈍化護層112可由適當的技術來製做，例如CVD。如第1A圖所示，一開口形成於第一鈍化護層112內。上述開口用於放置接合墊116，以下將作詳細說明。
    一第二鈍化護層114形成於第一鈍化護層112的上方。第二鈍化護層114相似於第一鈍化護層112，因此在此不再詳細討論，以避免贅述。如第1A圖所示，一接合墊116形成於第一及第二鈍化護層112及114的開口內。在一實施例中，接合墊116可由鋁所構成，為了簡化說明，全文中，接合墊116可另稱作鋁接墊116。
    第一及第二鈍化護層112及114圍繞鋁接墊116。特別的是鋁接墊116的下半部埋設於第一鈍化護層112內，而鋁接墊116的上半部埋設於第二鈍化護層114內。第一及第二鈍化護層112及114與鋁接墊116的邊緣重疊並將其密封，藉以防止鋁接墊116的邊緣受到腐蝕而改善電性穩定度。再者，鈍化護層有助於降低半導體裝置的漏電流。
    一高分子層118形成於第二鈍化護層114的上方。高分子層118可由高分子材料所構成，例如環氧化物及聚醯亞胺(polyimide,PI)等。特別的是高分子層118可包括光可限定(photo-definable)聚醯亞胺材料，例如HD4104。為了簡化說明，全文中，高分子層118可另稱作PI層118。PI層118可由適當的錫之方法來製做，例如旋塗法。若要將接合墊重置於新的位置時，一重佈線層(未繪示)可形成於半導體裝置內。重佈線層提供金屬線(例如，第二金屬線128)與重佈的接合墊之間一導電路徑。重佈線的操作原理為習知，因而在此不再贅述。
    圖案化高分子層118以形成複數個開口。再者，多個凸塊下方金屬(under bump metal,UBM)結構(例如，UBM層120)形成於開口上方。UBM結構(例如，UBM層120)係用以連接鋁接墊(例如，鋁接墊116)與各個不同的輸入及輸出端(例如，連接器122)。UBM結構可由任何適當的技術來製做，例如電鍍。取決於所需的材料，也可由其他製程來製做，例如濺鍍、蒸鍍及PECVD等等。
    在一實施例中，連接器122可為一銅凸塊。銅凸塊的高度可為45微米(μm)。在一實施例中，各種不同的半導體封裝技術，例如濺鍍、電鍍及微影，可用於形成銅凸塊。為了確保銅凸塊與接合墊116之間可靠的貼合及電連續性，可在銅凸塊與接合墊116之間形成額外的膜層，包括：阻障層、黏著層及晶種層。
    第1B圖係繪示出根據本發明另一實施例之電連接器結構之剖面示意圖。第1B圖的結構除了連接器122為焊球之外，其他相似於第1A圖的結構。連接器122形成於UBM結構120上方。在一實施例中，連接器122為焊球。焊球122可由任何適當的材所構成。在一實施例中，焊球122包括SAC405。SAC405包括95.5%Sn、4.0%Sn及0.5%Cu。需注意的是第1A及1B圖所示的連接器僅為範例。本發明也可應用於不同的半導體連接器。
    第2圖係繪示出根據本發明一實施例之半導體裝置之局部剖面示意圖。如第2圖所示，第一鈍化護層112內的開口尺寸定義為CB1。換言之，鋁接墊116下半部的尺寸為CB1，因為鋁接墊116下半部位於開口內，且被第一鈍化護層112完全包圍。同樣地，上金屬連接器124的尺寸定義為TPCD。在一實施例中，TPCD約等於38微米。PI層118內的開口尺寸定義為PIO。第二鈍化護層114內的開口尺寸定義為CB2。最後，鋁接墊116上半部的尺寸定義為AP。
    在一實施例中，為了降低電連接器結構下方膜層的應力，特別是ELK層的應力，上述各個尺寸具有以下的限制：
    CB1<TPCD<PIO<CB2<AP
    再者，在一實施例中，CB1與TPCD之間的差異約為4微米。PIO與TPCD之間的差異約大於2微米。在一實施例中，PIO與TPCD之間的差異約為4微米。同樣地，PIO與CB2之間的差異約為10微米。上述限制具有一優勢在於尺寸限制有助於降低ELK層的應力。再者，上述限制有助於提供電性效能與長期可靠度之間的平衡。
    第3圖係繪示出多個電連接器結構之剖面示意圖。一第一電連接器結構302除了其不具有一上金屬連接器(例如，上金屬連接器124)之外，其他相似於第1A圖中電連接器結構。第一電連接器結構302可利用複數個介層洞(未繪示)來連接上金屬線(未繪示)與鋁接墊116。
    一第二電連接器結構304除了其不具有上述尺寸限制之外，其他相似於第1A圖中電連接器結構。在一實施例中，第一鈍化護層112內的開口大於PI層118內的開口。換言之，CB1大於PIO。
    一第三電連接器結構306相似於第1A圖中電連接器結構。如第3圖所示，第三電連接器結構306中上金屬連接器124的尺寸小於第二電連接器結構304中上金屬連接器124的尺寸。在一實施例中，第二電連接器結構304的TPCD約等於59微米。相較之下，第三電連接器結構306的TPCD約等於38微米。
    在一實施例中，上金屬連接器(例如，上金屬連接器124)有助於降低ELK層的應力。由於第一電連接器結構302不具有一上金屬連接器，ELK層的應力分佈不均。相較於第一電連接器結構302來說，採用上金屬連接器124可改善ELK層的應力分佈。然而，ELK層的應力值會有些許高。第三電連接器結構306的ELK層的應力分佈較第二電連接器結構304的ELK層的應力分佈更為均勻。
    雖然本發明之實施例及其優點已揭露如上，然其在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。
    再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
    100．．．半導體晶片
    102．．．基底
    104．．．內層介電層
    106．．．下金屬化層
    108．．．上金屬化層
    110．．．介電層
    112．．．第一鈍化護層
    114．．．第二鈍化護層
    116．．．接合墊/鋁接墊
    118．．．高分子層/PI層
    120．．．凸塊下方金屬層/凸塊下方金屬結構
    122．．．連接器/焊球
    124．．．上金屬連接器
    126．．．第一金屬線
    128．．．第二金屬線
    302．．．第一電連接器結構
    304．．．第二電連接器結構
    306．．．第三電連接器結構
    AP、CB1、CB2、PIO、TPCD．．．尺寸
    第1A圖係繪示出根據本發明一實施例之電連接器結構之剖面示意圖；
    第1B圖係繪示出根據本發明另一實施例之電連接器結構之剖面示意圖；
    第2圖係繪示出根據本發明一實施例之半導體裝置之局部剖面示意圖；
    第3圖係繪示出多個電連接器結構之剖面示意圖。
    100．．．半導體晶片
    110．．．介電層
    112．．．第一鈍化護層
    114．．．第二鈍化護層
    116．．．接合墊/鋁接墊
    118．．．高分子層/PI層
    120．．．凸塊下方金屬層/凸塊下方金屬結構
    122．．．連接器/焊球
    124．．．上金屬連接器
    AP、CB1、CB2、PIO、TPCD．．．尺寸
    权利要求:
    Claims (10)
    [1] 一種電連接器結構，包括：一第一開口，具有一第一尺寸，且形成於一第一鈍化護層內；一第二開口，具有一第二尺寸，且形成於一第二鈍化護層內；一接合墊，具有一第三尺寸，其中該接合墊埋設於該第一鈍化護層與該第二鈍化護層內；一保護層，形成於該第二鈍化護層上，包括具有一第四尺寸的一第三開口；以及一上金屬連接器，具有一第五尺寸，且形成於該接合墊下方，其中該第三尺寸大於該第二尺寸、該第二尺寸大於該第四尺寸、該第四尺寸大於該第五尺寸以及該第五尺寸大於該第一尺寸。
    [2] 如申請專利範圍第1項所述之電連接器結構，更包括一連接器，形成於該接合墊上。
    [3] 如申請專利範圍第2項所述之電連接器結構，更包括由該連接器、該接合墊以及該上金屬連接器所形成的一導電通道。
    [4] 如申請專利範圍第1項所述之電連接器結構，更包括一介電層，形成於該第一鈍化護層下方，其中該上金屬連接器埋設於該介電層內。
    [5] 一種半導體裝置，包括：一基底，包括矽；一第一金屬層，形成於該基底上方；一第一介電層，形成於該第一金屬層上方；一第二金屬層，形成於該第一介電層上方；一第一鈍化護層，形成於該第二金屬層上方，其中一第一開口，具有一第一尺寸，且形成於該第一鈍化護層內；一第二鈍化護層，形成於該第一鈍化護層上方，其中一第二開口，具有一第二尺寸，且形成於該第二鈍化護層內；一接合墊，具有一第三尺寸，其中該接合墊埋設於該第一鈍化護層與該第二鈍化護層內；一保護層，形成於該第二鈍化護層上，包括具有一第四尺寸的一第三開口；以及一上金屬連接器，具有一第五尺寸，且形成於該接合墊下方，其中該第三尺寸大於該第二尺寸、該第二尺寸大於該第四尺寸、該第四尺寸大於該第五尺寸以及該第五尺寸大於該第一尺寸。
    [6] 如申請專利範圍第5項所述之半導體裝置，更包括：一第一金屬線，形成於該第一金屬層內；以及一第二金屬線，形成於該第二金屬層內。
    [7] 如申請專利範圍第6項所述之半導體裝置，更包括由該第一金屬線、該第二金屬線、該上金屬連接器、該接合墊以及該連接器所形成的一導電通道。
    [8] 一種電連接器結構之製造方法，包括：在一金屬層上方形成一第一鈍化護層；在該第一鈍化護層內形成一第一開口，其具有一第一尺寸；在該第一鈍化護層上方形成一第二鈍化護層；在該第二鈍化護層內形成一第二開口，其具有一第二尺寸；形成一接合墊，其具有一第三尺寸，其中該接合墊埋設於該第一鈍化護層與該第二鈍化護層內；在該第二鈍化護層上方形成一保護層，其包括具有一第四尺寸的一第三開口；以及在該接合墊下方形成一上金屬連接器，其具有一第五尺寸，其中該第三尺寸大於該第二尺寸、該第二尺寸大於該第四尺寸、該第四尺寸大於該第五尺寸以及該第五尺寸大於該第一尺寸。
    [9] 如申請專利範圍第8項所述之電連接器結構之製造方法，更包括在該接合墊上方形成一連接器。
    [10] 如申請專利範圍第9項所述之電連接器結構之製造方法，更包括形成一導電通道，其包括該連接器、該接合墊以及該上金屬連接器。
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    US20130134563A1|2013-05-30|
    US8476759B2|2013-07-02|
    US20130288473A1|2013-10-31|
    CN103137588A|2013-06-05|
    US8883628B2|2014-11-11|
    TWI462397B|2014-11-21|
    CN103137588B|2015-10-28|
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    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US7294565B2|2003-10-01|2007-11-13|International Business Machines Corporation|Method of fabricating a wire bond pad with Ni/Au metallization|
    US7741714B2|2004-11-02|2010-06-22|Taiwan Semiconductor Manufacturing Co., Ltd.|Bond pad structure with stress-buffering layer capping interconnection metal layer|
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/308,249|US8476759B2|2011-11-30|2011-11-30|Electrical connection structure|
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